Emnet tar for seg utfordringene ved utvikling av komplekse digitale systemer som System-on-Chip (SoC), med vekt på høynivå-beskrivelsesspråk, assertion-basert verifikasjon i SystemVerilog/UVM og formell verifikasjon med model checking.
Uavhengig læringsressurs laget av eksamenssett.no. Ikke tilknyttet NTNU. Inspirert av pensum i TFE4171.
Innholdet bygger på 6 tidligere eksamensdokumenter (oppgavesett, løsningsforslag og sensorveiledninger) for TFE4171. Slik jobber vi med kvalitet
Eksamensforberedelser
Øvingseksamener, quiz, flashcards, temaprøver
System-on-Chip (SoC) — arkitektur og utfordringer
SystemVerilog som HDVL
SystemVerilog Assertions (SVA)
Funksjonell dekningsgrad (Functional Coverage)
Universal Verification Methodology (UVM)
Constrained Random Verification
Temporal logikk og spesifikasjon
Formell verifikasjon og model checking
Transaksjons- og systemnivå-modellering (TLM/SystemC)
Verifikasjonsplan og -metodologi
Simuleringsbasert verifikasjon og testbenk-design
Semesterprosjekt — integrasjon av design og verifikasjon