Hva er et register i VHDL og hvordan implementeres det?
Klikk for å snu kortet
Digital simulering med VHDL/HDLSvar
Et register er et stdlogicvector−signal som oppdateres synkront: process(clk) begin if risingedge(clk) then reg <=datain; end if; end process; Syntetiseres til N D-flip-floper.